國立中興大學科研產業化平台

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  • 專利名稱(中文) / 低功率列、行旁通乘法器、行旁通加法單元、列旁通加法單元
  • 專利名稱(英文) / Low Power Multiplier with Alternative Bypassing Implementation
  • 所屬單位(一級單位) / 理學院
  • 所屬單位(二級單位) / 資訊科學與工程學系
  • 發明人(中文) / 張延任
  • 發明人(英文) /
  • 申請國家 / 中華民國
  • 專利類型 / 發明
  • 專利證書號 / I453661
  • 技術成熟度 / 實驗室階段

近幾年可攜式裝置越來越熱門,在這些裝置的電路設計當中,降低電路的功率消耗已經成為一個很重要的議題。因為傳統的列旁通乘法器(row-bypassing multiplier)和行旁通乘法器(column-bypassing multiplier)使用到3態緩衝器(tri-state buffers),因而有浮點問題(floating node problem)的發生。而這個問題會使得漏電流功率消耗(leakage power consumption)上升。本發明提出一種使用非傳統旁通技術之低功率乘法器設計,其設計優點是不需要使用3態緩衝器(tri-state buffers),以及此乘法器可以使用在列旁通方法(row-bypassing method)的設計上,或行旁通方法(column-bypassing method)的設計上。在實驗上使用聯電90奈米(UMC-90nm)製程,實驗結果顯示,提出的16乘16位元乘法器設計採用行旁通方法(column-bypassing method),可以減少26.9%動態功率消耗以及在平均上可以減少29.96%的漏電流功率消耗。


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